Оптимизация BIOS. Полный справочник по всем параметрам BIOS и их настройкам

Эта функция BIOS позволяет выбрать задержку между получением сигнала Chip Select и моментом, когда контроллер памяти должен начать отправку команд в банк памяти. Чем меньше значение, тем быстрее контроллер памяти сможет начать отправку команд в активированный банк памяти.

Если вы включите данную опцию, контроллер памяти добавит задержку команды, равную одному циклу или 1T.

Если вы выключите данную опцию, контроллер памяти добавит задержку команды, равную двум циклам или 2T.

Опция Auto позволяет контроллеру памяти использовать для задержки команды значение SPD модуля памяти.

Если задержка команды SDRAM слишком велика, производительность может снизиться, так как контроллер памяти будет отправлять команды позже, чем необходимо.

Если задержка команды SDRAM слишком мала, контроллер памяти не сможет передать адреса вовремя, что приведет к потере и повреждению данных.

К счастью, все модули SDRAM (не имеющие буфера) поддерживают задержку команды 1T для четырех банков памяти на канал. После этого может понадобиться задержка команды 2T. Но поддержка 1T различается в зависимости от материнской платы и даже от модели. Проконсультируйтесь с производителем вашей материнской платы, чтобы узнать, поддерживает ли она задержку 1T.

Рекомендуем включить эту функцию, чтобы улучшить производительность памяти. Если возникнут проблемы, отключите данную опцию.

SDRAM Active to Precharge Delay (Задержка при обновлении SDRAM)

Обычные опции: 4, 5, 6, 7, 8, 9.

При запросе от любой команды чтения строка памяти активируется с помощью RAS (Row Address Strobe – Импульс адреса строки). Чтобы считать данные из ячейки памяти, соответствующий столбец активируется с помощью CAS (Column Address Strobe – Импульс адреса столбца). Используя сигналы CAS, из одной активной строки можно считать несколько ячеек.

Однако при считывании данных из другой строки активная строка должна быть деактивирована. Строка не может быть деактивирована до тех пор, пока время tRAS не закончится.

Задержка модуля памяти отражается в соответствующих спецификациях. Для JEDEC это последняя цифра в последовательности из четырех цифр. Например, если ваш модуль памяти имеет спецификацию 2-3-4-7, задержка tRAS для него будет равна 7 циклам.

Как и функция DRAM Act to PreChrg CMD, эта функция BIOS управляет минимальным временем активации банка памяти (tRAS). Под минимальным временем активации подразумевается временной интервал между активацией строки и моментом, когда эта строка может быть деактивирована. Это также период времени, в течение которого строка остается открытой для передачи данных.

Если период tRAS слишком велик, это может привести к снижению производительности, так как деактивация активных строк задерживается. При уменьшении периода tRAS активная строка будет деактивирована быстрее.

Однако если период tRAS слишком короткий, времени для завершения операции может быть недостаточно. Это снижает производительность системы и может вызвать потерю или повреждение данных.

Чтобы получить оптимальную производительность, используйте минимальное значение. Как правило, оно равно: CAS Latency (Время ожидания CAS) + tRCD + 2 цикла таймера. Например, если вы настроили CAS Latency на 2 цикла, а tRCD на 3 цикла, вы получаете значение, равное 7 циклам.

Если ваша система будет сообщать об ошибках или зависать, увеличьте значение tRAS на один цикл, чтобы стабилизировать работу.

SDRAM Bank Interleave (Чередование банков SDRAM)

Обычные опции: 2-Bank, 4-Bank, Disabled.

Эта функция BIOS служит для того, чтобы настроить режим чередования для интерфейса SDRAM.

Чередование позволяет банкам SDRAM изменять циклы обновления и доступа. Один банк проходит через цикл обновления, в то время как другой – через цикл доступа. Это позволяет улучшить производительность памяти путем маскировки циклов обновления для банков памяти. В результате процесс обмена между банками памяти напоминает конвейер.

Если в системе имеется четыре банка, процессор может отправить один запрос на данные к каждому банку в течение четырех циклов. В первом цикле процессор отправляет один адрес в банк 0, затем во втором цикле – другой адрес в банк 1, а в третьем и четвертом циклах – остальные адреса в банки 2 и 3, соответственно. Последовательность выглядит так:

1) процессор отправляет адрес #0 в Bank 0;

2) процессор отправляет адрес #1 в Bank 1 и получает данные #0 из Bank 0;

3) процессор отправляет адрес #2 в Bank 2 и получает данные #1 из Bank 1;

4) процессор отправляет адрес #3 в Bank 3 и получает данные #2 из Bank 2;

5) процессор получает данные #3 из Bank 3.

Как видите, данные по четырем запросам последовательно поступают из банков памяти без задержек. Если чередование не было включено, та же самая операция будет выглядеть так (в худшем случае):

1) SDRAM обновляется;

2) процессор отправляет адрес #0 в SDRAM;

3) процессор получает данные #0 из SDRAM;

4) SDRAM обновляется;

5) процессор отправляет адрес #1 в SDRAM;

6) процессор получает данные #1 из SDRAM;